Ang advanced packaging usa sa mga teknolohikal nga highlight sa panahon nga 'More than Moore'.Samtang ang mga chips nahimong labi ka lisud ug mahal sa pag-miniaturise sa matag proseso nga node, ang mga inhenyero nagbutang sa daghang mga chips sa mga advanced nga pakete aron dili na sila maglisud sa pag-urong niini.Kini nga artikulo naghatag usa ka mubo nga pasiuna sa 10 sa labing kasagaran nga mga termino nga gigamit sa advanced nga teknolohiya sa pagputos.
2.5D nga mga pakete
Ang 2.5D nga pakete usa ka pag-uswag sa tradisyonal nga 2D IC packaging nga teknolohiya, nga nagtugot alang sa labi ka maayo nga linya ug paggamit sa wanang.Sa usa ka 2.5D nga pakete, ang mga hubo nga patay gipatong o gibutang sa kilid sa ibabaw sa usa ka interposer layer nga adunay silicon pinaagi sa vias (TSVs).Ang base, o interposer layer, naghatag og koneksyon tali sa mga chips.
Ang 2.5D nga pakete kasagarang gigamit alang sa mga high-end nga ASIC, FPGA, GPU ug memory cubes.Nakita sa 2008 ang Xilinx nga nagbahin sa dagkong mga FPGA niini ngadto sa upat ka gagmay nga mga chips nga adunay mas taas nga abot ug gikonektar kini sa silicon interposer layer.Ang 2.5D nga mga pakete sa ingon natawo ug sa katapusan nahimong kaylap nga gigamit alang sa high bandwidth memory (HBM) processor integration.
Diagram sa usa ka 2.5D nga pakete
3D nga pagputos
Sa usa ka 3D IC nga pakete, ang logic die gi-stack o adunay storage die, nga nagwagtang sa panginahanglan sa pagtukod og dagkong System-on-Chips (SoCs).Ang die konektado sa usag usa pinaagi sa usa ka aktibo nga interposer layer, samtang ang 2.5D IC nga mga pakete naggamit sa conductive bumps o TSVs sa pag-stack sa mga sangkap sa interposer layer, ang 3D IC nga mga pakete nagkonektar sa daghang mga layer sa silicon wafers ngadto sa mga component gamit ang TSVs.
Ang teknolohiya sa TSV mao ang yawe nga teknolohiya nga makapahimo sa pareho nga 2.5D ug 3D IC nga mga pakete, ug ang industriya sa semiconductor naggamit sa HBM nga teknolohiya aron makahimo og DRAM chips sa 3D IC nga mga pakete.
Ang cross-sectional nga pagtan-aw sa 3D nga pakete nagpakita nga ang bertikal nga interconnection tali sa silicon chips makab-ot pinaagi sa metallic copper TSVs.
Chiplet
Ang mga chiplet maoy lain nga porma sa 3D IC packaging nga makapahimo sa heterogeneous integration sa CMOS ug non-CMOS nga mga sangkap.Sa laing pagkasulti, mas gagmay sila nga mga SoC, gitawag usab nga mga chiplet, kaysa mga dagkong SoC sa usa ka pakete.
Ang pagguba sa usa ka dako nga SoC ngadto sa mas gamay, mas gagmay nga mga chips nagtanyag og mas taas nga abot ug mas ubos nga gasto kay sa usa ka hubo nga mamatay.Gitugotan sa mga chiplet ang mga tigdesinyo sa pagpahimulos sa usa ka halapad nga IP nga dili kinahanglan nga ikonsiderar kung unsang node sa proseso ang gamiton ug kung unsang teknolohiya ang gamiton sa paghimo niini.Mahimo silang mogamit sa usa ka halapad nga mga materyales, lakip ang silicon, baso ug mga laminate aron mahimo ang chip.
Ang mga sistema nga nakabase sa Chiplet gilangkoban sa daghang mga Chiplet sa usa ka intermediary layer
Mga Pakete sa Fan Out
Sa usa ka pakete sa Fan Out, ang "koneksyon" gipapadpad sa ibabaw sa chip aron makahatag og dugang nga eksternal nga I/O.Naggamit kini og epoxy molding material (EMC) nga bug-os nga nasulod sa die, nga nagwagtang sa panginahanglan alang sa mga proseso sama sa wafer bumping, fluxing, flip-chip mounting, paglimpyo, bottom spraying ug curing.Busa, wala'y gikinahanglan nga intermediary layer, nga naghimo sa heterogeneous integration nga mas sayon.
Ang teknolohiya sa fan-out nagtanyag sa usa ka gamay nga pakete nga adunay daghang I / O kaysa sa ubang mga tipo sa pakete, ug kaniadtong 2016 kini ang bituon sa teknolohiya sa dihang gigamit sa Apple ang teknolohiya sa pagputos sa TSMC aron mahiusa ang 16nm application processor ug mobile DRAM sa usa ka pakete alang sa iPhone. 7.
Fan-out nga packaging
Fan-Out Wafer Level Packaging (FOWLP)
Ang teknolohiya sa FOWLP usa ka pag-uswag sa wafer-level packaging (WLP) nga naghatag dugang nga eksternal nga koneksyon alang sa mga silicon chips.Naglangkob kini sa pag-embed sa chip sa usa ka materyal nga paghulma sa epoxy ug dayon paghimo usa ka taas nga density sa pag-apod-apod nga layer (RDL) sa ibabaw nga wafer ug pag-aplay sa mga bola sa solder aron maporma ang usa ka nabag-o nga wafer.
Ang FOWLP naghatag og daghang mga koneksyon tali sa package ug sa application board, ug tungod kay ang substrate mas dako kay sa die, ang die pitch sa pagkatinuod mas relaks.
Pananglitan sa usa ka FOWLP package
Heterogenous nga panagsama
Ang paghiusa sa lainlaing mga sangkap nga gihimo nga gilain ngadto sa mas taas nga lebel nga mga asembliya mahimong makapauswag sa pag-andar ug makapauswag sa mga kinaiya sa pag-operate, mao nga ang mga tiggama sa sangkap nga semiconductor makahimo sa paghiusa sa mga sangkap nga adunay lainlaing proseso nga nag-agos sa usa ka asembliya.
Ang heterogeneous integration susama sa system-in-package (SiP), apan imbis nga maghiusa sa daghang mga hubo nga mamatay sa usa ka substrate, kini naghiusa sa daghang mga IP sa porma sa Chiplets sa usa ka substrate.Ang sukaranan nga ideya sa heterogeneous integration mao ang paghiusa sa daghang mga sangkap nga adunay lainlaing mga gimbuhaton sa parehas nga pakete.
Ang pipila ka mga teknikal nga mga bloke sa pagtukod sa heterogeneous nga panagsama
HBM
Ang HBM usa ka standardized stack storage technology nga naghatag ug taas nga bandwidth channels para sa data sulod sa stack ug tali sa memorya ug logical nga mga component.Ang mga pakete sa HBM nag-stack sa memory die ug nagkonektar niini pinaagi sa TSV aron makahimo og dugang nga I/O ug bandwidth.
Ang HBM usa ka sumbanan sa JEDEC nga patindog nga naghiusa sa daghang mga layer sa mga sangkap sa DRAM sulod sa usa ka pakete, kauban ang mga processor sa aplikasyon, GPU ug SoC.Ang HBM nag-una nga gipatuman isip usa ka 2.5D nga pakete alang sa mga high-end server ug networking chips.Ang pagpagawas sa HBM2 karon nagtubag sa kapasidad ug mga limitasyon sa rate sa orasan sa unang pagpagawas sa HBM.
HBM packages
Intermediate nga Layer
Ang interposer layer mao ang conduit diin ang mga electrical signal gipasa gikan sa multi-chip bare die o board sa package.Kini ang electrical interface tali sa mga socket o connectors, nga nagtugot sa mga signal nga ipakaylap sa layo ug konektado usab sa ubang mga socket sa board.
Ang interposer layer mahimong hinimo sa silicon ug organikong mga materyales ug naglihok isip usa ka tulay tali sa multi-die die ug sa board.Ang mga layer sa silikon nga interposer usa ka napamatud-an nga teknolohiya nga adunay taas nga maayo nga pitch I / O density ug mga kapabilidad sa pagporma sa TSV ug adunay hinungdan nga papel sa 2.5D ug 3D IC chip packaging.
Kasagaran nga pagpatuman sa usa ka sistema nga gibahin sa tunga nga layer
Pag-apod-apod nga layer
Ang redistribution layer naglangkob sa mga koneksyon sa tumbaga o pag-align nga makahimo sa mga koneksyon sa elektrisidad tali sa lain-laing mga bahin sa pakete.Kini usa ka layer sa metallic o polymeric dielectric nga materyal nga mahimong i-stack sa pakete nga adunay hubo nga mamatay, sa ingon pagkunhod sa I / O nga gilay-on sa dagkong mga chipset.Ang mga layer sa pag-apod-apod nahimo nang hinungdanon nga bahin sa 2.5D ug 3D nga mga solusyon sa pakete, nga gitugotan ang mga chips sa kanila nga makigkomunikar sa usag usa gamit ang mga intermediary layer.
Nahiusa nga mga pakete gamit ang mga layer sa pag-apod-apod
TSV
Ang TSV usa ka yawe nga teknolohiya sa pagpatuman alang sa 2.5D ug 3D nga mga solusyon sa pagputos ug usa ka wafer nga puno sa tumbaga nga naghatag usa ka bertikal nga interconnect pinaagi sa silicon wafer die.Nagdagan kini sa tibuuk nga die aron maghatag usa ka koneksyon sa elektrisidad, nga nagporma sa labing mubo nga agianan gikan sa usa ka kilid sa die hangtod sa lain.
Ang mga through-hole o vias gikulit sa usa ka giladmon gikan sa atubangan nga bahin sa wafer, nga dayon gi-insulated ug gipuno pinaagi sa pagdeposito sa usa ka conductive nga materyal (kasagaran tumbaga).Sa higayon nga ang chip gihimo, kini nipis gikan sa likod nga bahin sa ostiya aron ibutyag ang vias ug ang metal nga gideposito sa likod nga bahin sa ostiya aron makompleto ang TSV interconnect.
Oras sa pag-post: Hul-07-2023